Implementaci贸n en FPGA de Ruido Gaussiano para simulaciones en Hardware

Autores: L. De Micco; H. A. Larrondo
Instituci贸n: Departamentos de F铆sica y de Ingenier铆a Electr贸nica, Facultad de Ingenier铆a, Universidad Nacional de Mar del Plata; CONICET

Resumen:
El canal con ruido gaussiano es un estandard en la evaluaci贸n de todo sistema de聽 comunicaciones ya que constituye una buena aproximaci贸n a muchos canales reales. Los generadores de ruido gaussiano constituyen entonces un equipamiento b谩sico para la medici贸n de los actuales sistemas digitales. La mayor铆a de los m茅todos de generaci贸n propuestos parten de una serie temporal con histograma constante (PDF uniforme). Aplicando luego el algoritmo de Box-Muller se obtiene la serie temporal con PDF gaussiana. Un inconveniente para la implementaci贸n en hardware del algoritmo de Box-Muller es que requiere la implementaci贸n de las funciones sinusoidal y logar铆tmica. En este trabajo se propone una metodolog铆a que permite la implementaci贸n en FPGA de un generador de聽 ruido con una PDF deseada, a partir de un mapa ca贸tico sintetizado. La PDF es aproximada聽 por tramos. Dada la importancia de los generadores de ruido gaussiano聽 apuntada arriba, en este trabajo se aplica la metodolog铆a propuesta para la obtenci贸n de una primera aproximaci贸n a la PDF Gaussiana. La implementaci贸n en hardware se realiz贸 utilizado una FPGA Cyclone III EP3C120F780C7 de ALTERA, el dise帽o ocupa s贸lo 6% de los elementos l贸gicos del dispositivo y utiliza 26% de memoria RAM. Para la representaci贸n num茅rica se emplea arquitectura de punto flotante IEEE754 no s贸lo para conseguir una mejor precisi贸n sino tambi茅n para facilitar la utilizaci贸n en sistemas digitales que utilizan esta representaci贸n.

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